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    本發明揭示一種用於感測及放大儲存於一記憶體單元中之資料之感測放大器，該感測放大器連接於一位元線BL與互補於該第一位元線之一參考位元線□之間且包括：-一感測電路(SC)，其能夠提供指示儲存於該記憶體單元中之該資料之一輸出；及-一預充電及解碼電路(PDC)，其包括一對雙閘極電晶體(T5、T6)，該等雙閘極電晶體用於在一預充電操作期間給該等第一及第二位元線預充電且用於在一讀取操作期間將由該感測電流提供之該輸出轉移至一資料線。
    公开号:TW201324525A
    申请号:TW101140579
    申请日:2012-11-01
    公开日:2013-06-16
    发明作者:Richard Ferrant；Joerg Vollrath；Roland Thewes；Wolfgang Hoenlein；Franz Hofmann；Gerhard Enders
    申请人:Soitec Silicon On Insulator；
    IPC主号:G11C7-00
    专利说明:
    具有雙閘極預充電及解碼電晶體之感測放大器
    本發明大體上係關於一種半導體記憶體(諸如一動態隨機存取記憶體(DRAM))，且更特定言之，本發明係關於一種用於感測及放大儲存於一記憶體單元陣列之複數個記憶體單元中之資料之感測放大器。
    一DRAM基本上為將呈二進位形式(例如「1」或「0」)之資料儲存於大量記憶體單元中之一積體電路。該資料係儲存於一記憶體單元中作為位於該記憶體單元內之一電容器上之一電荷。通常，一高邏輯位準約等於電力供應器電壓且一低邏輯位準約等於接地電壓。
    一習知DRAM之記憶體單元係配置成一陣列，使得個別記憶體單元可被定址及存取。該陣列可被視為數列及數行之記憶體單元。各列包含用一共同控制信號將該列上之記憶體單元互連之一字線。類似地，各行包含與各列中之至多一記憶體單元耦合之一位元線。因此，可控制該字線及該位元線以便個別地存取該陣列之各記憶體單元。
    藉由選擇與一記憶體單元相關聯之字線而存取該記憶體單元之電容器以自一記憶體單元讀出資料。與選定記憶體單元之位元線配對之一互補位元線係平衡於一平衡電壓。此平衡電壓(Veq)通常為高Vdd邏輯電位與低Vss(通常接地)邏輯位準之間之中間值。因此，習知地，位元線係平衡於電力供應器電壓之一半(Vdd/2)。當選定記憶體單元之字線被啟動時，選定記憶體單元之電容器將儲存電壓放電至位元線上以因此改變位元線上之電壓。接著，使用一差動放大器(習知地被稱為一感測放大器)來偵測及放大位元線對上之電壓差。
    習知地，使用一堆疊技術(所謂之「交錯」技術)來考量感測放大器與記憶體單元之間之節距差以順應一記憶體之面積約束。因此，若干感測放大器沿位元線之縱向方向彼此向後交錯。然而，此架構經受：一位元線及其互補者在全部交錯感測放大器上運行。此導致金屬-0(用於位元線之金屬)確實已覆蓋100%之感測放大器時之一可用空間擁塞。再者，定址記憶體之一特定記憶體單元需要由金屬軌道(一般為金屬-1軌道)構建之列及行位址匯流排。當使用64個行位址匯流排來解碼感測放大器陣列之感測放大器時，需要存在約100個金屬-1軌道用於電力供應、控制命令、I/O及解碼(64個軌道用於此最後群組)。但在不久之將來，需要大量聚焦於一DRAM之核心電路，尤其是感測放大器上的。其實，隨著FDSOI(全空乏絕緣體上矽)技術或高k/金屬閘極之引進，裝置將變得更小且金屬線會變為限制因數，而不再是裝置之尺寸。因此，應瞭解，100個金屬-1軌道已遠遠太多。
    圖1展示一記憶體架構，其藉由以下操作而有助於限制可用空間擁塞：將記憶體單元陣列分成子陣列MC0、MC1、MC2、MC3；將感測放大器分成數對交錯感測放大器模組；及提供根據一隔行配置之位元線，使得該等位元線沿字線WL之橫向方向交替於耦合於感測放大器模組對之第一模組之一感測放大器SA0、SA2之一位元線BL0、BL2與耦合於感測放大器模組對之第二模組之一感測放大器SA1、SA3之一位元線BL1、BL3之間。位元線之交替配置導致與位元線平行之感測放大器模組對之各感測放大器模組中之可用空間互連。利用此交替配置，金屬-0此時覆蓋僅50%之感測放大器。利用基於感測放大器之寬鬆約束，佈局較容易。
    為清楚起見，圖1中僅呈現相關信號：- 使用沿X方向運行且使用金屬-1之列解碼信號φ PCH 來定址一行感測放大器；- 使用在沿Y方向(行解碼)之行選擇線(CSLi、CSLj)上運行且使用金屬-2之行解碼信號來定址一行感測放大器；- 使用局域輸入/輸出線(LIO及其互補者)(其使用金屬-1)來將由感測放大器感測及放大之資料轉移至垂直於該等局域輸入/輸出線而運行且使用金屬-2之全域輸入/輸出線(GIOm、GIOn及、)。該等局域輸入/輸出線之長度(即，其上所繋感測放大器之數目)取決於佈局約束、交錯、金屬-2節距規則、電路規格等等。
    各行選擇線(CSLi、CSLj)解碼路徑上之模組中之一行感測放大器。選定感測放大器SA0、SA1、SA2、SA3提供一有效行為(讀取或寫入)，而半選定之感測放大器SA4、SA5保持處於HZ狀態(高阻抗)且不干擾全域輸入/輸出線，待負載/卸載之額外寄生現象除外。
    存在於全域輸入/輸出線上之資料進入至全部局域輸入/輸出線中，因此，必須在以下存取開始時進行一預充電以確保適當感測及更新。其無法被預測。考量感測放大器之數目及總金屬長度(全域及局域輸入/輸出線)，可接著消耗大量電力。
    另外，塊矽CMO技術所製造之一習知感測放大器由十一個電晶體製成且因此增大整個電路之表面面積。
    若干解決方案可克服寄生問題及可能之功率尖峰。
    根據一第一解決方案，可將一局域解碼器(圖1上稱為開關S)添加於局域I/O線與全域I/O線之間。在此情況中，未選定局域I/O線保持不受全域I/O線干擾且可在允許非常快之循環時間之前被預充電。
    根據一第二解決方案，可將一解碼器(其可與例如一NOR或一NAND閘極一樣簡單)添加於行選擇線與列解碼信號φ PCH 之間。利用此第二解決方案，半選定感測放大器之內含物保持不受局域I/O線影響。亦可減小沿行選擇線之負載(該解碼器係用作為一局域信號增強器)，同時可改良循環時間。申請人於2011年3月18日申請且尚未公開之法國專利申請案第1152256號中特定描述此第二解決方案。
    可同時應用第一與第二解決方案兩者以提供良好性能，但不是最佳的(基於佈局之觀點)。其實，此等解碼器之可能位置僅為緊鄰於感測放大器(或甚至進入感測放大器佈局)，其在一非常敏感之區域中引進一「不規則」佈局。
    本發明之目標為提供一種不存在以上所提及缺點之半導體記憶體，且特定言之，本發明之目標為提供一種半導體記憶體，其中引進無特定佈局約束及面積損失之感測放大器。
    在此態樣中，本發明提出根據其第一態樣之一感測放大器，其用於感測及放大儲存於一記憶體單元中之資料，該感測放大器連接於一位元線與互補於該第一位元線之一參考位元線之間且包括：- 一感測電路，其能夠提供指示儲存於該記憶體單元中之該資料之一輸出；及- 一預充電及解碼電路，其包括一對雙閘極電晶體，該等雙閘極電晶體用於在一預充電操作期間給該等第一及第二位元線預充電且在一讀取操作期間將由該感測電路提供之該輸出轉移至一資料線。
    此記憶體之其他較佳(但非限制)態樣係如下：- 預充電及解碼電路之各雙閘極電晶體具有一第一閘極及一第二閘極，雙閘極電晶體之該兩個第一閘極由一解碼控制信號控制，且雙閘極電晶體之該兩個第二閘極由一預充電控制信號控制；- 各雙閘極電晶體能夠根據由該預充電控制信號控制之電晶體之該第二閘極之狀態、相對於由該解碼控制信號控制之電晶體之該第一閘極之狀態而工作於空乏或增強模式中；- 各雙閘極電晶體能夠在該預充電控制信號處於一導通狀態時於空乏模式中工作且在該預充電控制信號處於一斷接狀態時於增強模式中工作；- 感測放大器係製造於一絕緣半導體基板上，該基板包括因一絕緣層而與一基板分離之一半導體材料薄層，且雙閘極電晶體各包括一第一閘極及一第二閘極，該等閘極之一者為形成於該絕緣層下方之該基板中之一背閘極；- 各雙閘極電晶體之該第二閘極為形成於該絕緣層下方之該基板中之一背閘極；- 各雙閘極電晶體為一鰭型獨立雙閘極電晶體；- 各雙閘極電晶體由並聯配置之兩個單閘極電晶體製成；- 預充電及解碼電路包括單對雙閘極電晶體；- 各雙閘極電晶體係串聯配置於位元線及參考位元線之一者與一第一資料線及一第二資料線之一對應者之間；- 感測放大器係製造於一絕緣半導體基板上，該基板包括因一絕緣層而與一基板分離之一半導體材料薄層，且感測電路包括配置於第一與第二位元線之間之一對交叉耦合反相器，且該等交叉耦合反相器包括各具有一第一閘極及一第二閘極之雙閘極電晶體，該等閘極之一者為形成於該絕緣層下方之基板中之一背閘極；- 感測電路由該交叉耦合反相器對及另一等化電晶體組成。
    根據另一態樣，本發明係關於一種半導體記憶體，其包括配置成列及行之至少一陣列之記憶體單元及根據本發明之第一態樣之至少一感測放大器。
    根據又一態樣，本發明係關於一種操作根據本發明之第一態樣之一感測放大器之方法。
    將在閱讀本發明之較佳實施例(其等以舉例方式給出且參考附圖)之以下詳細描述之後更加明白本發明之其他態樣、目標及優點。
    參考圖2，本發明係關於根據其第一態樣之一感測放大器，其用於感測及放大儲存於一記憶體單元中之資料，該感測放大器連接於一位元線BL與互補於該位元線之一參考位元線之間且包括：- 一感測電路SC，其能夠提供指示儲存於該記憶體單元中之該資料之一輸出；及- 一預充電及解碼電路PDC，其包括一對雙閘極電晶體T5、T6，該等雙閘極電晶體用於在一預充電操作期間給該等第一及第二位元線預充電且用於在一讀取操作期間將由該感測電路提供之該輸出轉移至一資料線LIO、。
    在圖2所展示之一較佳實施例中，預充電及解碼電路PDC由單對雙閘極電晶體T5、T6組成。
    預充電及解碼電路PDC之各雙閘極電晶體T5、T6係串聯配置於感測電路SC與一第一資料線LIO及與該第一資料線互補之一第二資料線之一者之間。更特定言之，雙閘極電晶體T5、T6係串聯配置於位元線BL及參考位元線之一者與第一資料線LIO及第二資料線之一對應者之間。
    感測電路SC通常配置於位元線BL、之間以偵測及放大位元線對上之電壓差。
    預充電及解碼電路PDC之各雙閘極電晶體T5、T6具有一第一閘極及一第二閘極，雙閘極電晶體之該兩個第一閘極由一解碼控制信號CSL控制，且雙閘極電晶體之該兩個第二閘極由一預充電控制信號φ PCH 控制。
    各雙閘極電晶體T5、T6能夠根據由垂直預充電控制信號φ PCH 操作之第二閘極之狀態、相對於由解碼控制信號CSL操作之第一閘極之狀態而工作於空乏或增強模式中。
    考量N通道電晶體，更準確而言，各雙閘極電晶體T5、T6能夠在預充電控制信號φ PCH 處於一高狀態(諸如高狀態Vdd)時相對於由解碼控制信號CSL操作之第一閘極而工作於空乏模式中，且能夠在預充電控制信號處於一低狀態(諸如低狀態GND)時工作於增強模式中。
    應注意，在申請專利範圍中，術語「導通狀態」較佳地意指「高狀態」且術語「斷接狀態」較佳地意指「低狀態」，此係因為概念高/低適合於N通道電晶體，但不適合於P通道電晶體。
    根據一第一實施例，感測放大器係製造於一絕緣半導體基板(諸如一絕緣體上矽基板)上，該基板包括因一絕緣層而與一基板分離之一半導體材料薄層。雙閘極電晶體T5、T6各包括一第一閘極及一第二閘極，該等閘極之一者為形成於該絕緣層下方之該基板中之一背閘極。各雙閘極電晶體之該第二閘極較佳為藉此由預充電控制信號φ PCH 控制之一背閘極。
    根據另一實施例，各雙閘極電晶體T5、T6為一鰭型獨立雙閘極電晶體。
    根據又一實施例，各雙閘極電晶體T5、T6由並聯配置之兩個單閘極電晶體製成。
    雖然本發明決不受限於一特定感測電路，但圖3展示本發明之一較佳實施例，其中感測放大器之感測電路SC包括配置於位元線BL與參考位元線之間之一對交叉耦合反相器T1、T3；T2、T4。該等交叉耦合反相器包括各具有一第一閘極及一第二閘極之雙閘極電晶體T1至T4。電晶體T1、T2通常被稱為上拉電晶體，而電晶體T3、T4通常被稱為下拉電晶體。上拉電晶體T1、T2之第二閘極由一上拉第二控制信號Φp控制，而下拉電晶體T3、T4之第二閘極由一下拉第二控制信號ΦN控制。感測電路可進一步包括配置於位元線BL、之間且具有由一等化控制信號ΦEQ控制之閘極之一等化電晶體T7。
    圖3之感測放大器優先製造於一絕緣半導體基板上，該基板包括因一絕緣層而與一基板分離之一半導體材料薄層，且電晶體T1至T4之第二閘極為形成於該絕緣層下方之該基板中之背閘極。
    應瞭解，申請人於2011年4月26日申請且尚未公開之法國專利申請案第1153573號中描述此較佳實施例。
    圖4展示一半導體記憶體中之根據本發明之第一態樣之感測放大器之拓撲配置。在圖4中，標記k及l表示兩列，而標記i及j表示兩行。預充電控制信號、(其等待施加至分別配置於列k及l上之感測放大器之電晶體T5及T6之第二閘極(例如背閘極))在通常位於金屬-1中之預充電線上運行。解碼控制信號CSLi、CSLj(其等待施加至配置於行i及j上之感測放大器之電晶體T5及T6之第一閘極)在通常位於金屬-2中之解碼線上運行。該等解碼線及該等預充電線有利地彼此垂直，其中該解碼線較佳地沿記憶體單元陣列之位元線方向配置且該預充電線沿垂直於位元線方向之方向配置。
    圖5至圖7展示操作根據本發明之第一態樣之感測放大器以執行預充電操作、感測操作及解碼操作之方法。
    圖5展示預充電操作，在該預充電操作期間，預充電控制信號φ PCH 被設定為一導通狀態(例如處於一高狀態Vdd，藉由一正電壓(就N通道電晶體而言))以便將預充電及解碼電路PDC之電晶體T5、T6變感空乏模式。因此，電晶體T5、T6保持導電(導通狀態)，與施加至其等第一閘極之解碼信號CSL無關。由於感測電路在預充電期間係斷接的，所以資料線LIO、將其等之電壓位準提供至位元線以便給該等位元線預充電。
    圖6展示感測操作，在該感測操作期間，預充電控制信號φ PCH 被設定為斷接狀態(例如處於一低狀態GND(就N通道電晶體而言))以便相對於由解碼控制信號CSL操作之此等電晶體之第一閘極之狀態而將預充電及解碼電路PDC之電晶體T5、T6反向變成一增強模式。只要解碼信號CSL保持處於斷接狀態(例如處於低狀態GND(就N通道電晶體而言))，則電晶體T5及T6被封阻(斷接狀態)且感測電路SC可繼續進行一讀取/更新操作並提供指示儲存於記憶體單元中之資料之一輸出。
    圖7展示解碼操作，在該解碼操作期間，當預充電控制信號φ PCH 保持處於斷接狀態時，將解碼信號CSL變成導通狀態(例如處於高狀態Vdd(就N通道電晶體而言))以使電晶體T5、T6導通。因此，由感測電路SC提供之輸出被轉移至資料線LIO、。
    應瞭解，本發明證明是有利的，此係因為可僅藉由使第一與第二閘極線交叉而執行一局域X-Y解碼，無特定佈局約束(無額外電晶體，此係因為解碼功能無需專用電晶體)且無面積損失。此外，相較於序論中所述之解碼器解決方案，節距感測放大器係保持規則的，此係因為其無需額外裝置。
    應瞭解，本發明可基於以下全部技術而實施：塊體、PDSOI(部分空乏絕緣體上矽)、FDSOI(全空乏絕緣體上矽)以及鰭型FET及其他類型之獨立雙閘極電晶體。FDSOI證明是有利的，此係因為其因允許每功能性面積小於塊體而增強優點。
    應進一步瞭解，本發明不受限於根據其第一態樣之感測放大器，而是亦涵蓋一半導體記憶體，尤其是一DRAM記憶體，該記憶體包括配置成列及行之至少一陣列之記憶體單元及根據本發明之第一態樣之至少一感測放大器。本發明亦係關於操作如由圖5至7所繪示之根據其第一態樣之感測放大器之方法。
    BL‧‧‧第一位元線
    ‧‧‧參考位元線/第二位元線
    BL0‧‧‧位元線
    BL1‧‧‧位元線
    BL2‧‧‧位元線
    BL3‧‧‧位元線
    CSL‧‧‧行選擇線/解碼控制信號
    CSLi‧‧‧行選擇線/解碼控制信號
    CSLj‧‧‧行選擇線/解碼控制信號
    GIOm‧‧‧全域輸入/輸出線
    ‧‧‧全域輸入/輸出線
    GIOn‧‧‧全域輸入/輸出線
    ‧‧‧全域輸入/輸出線
    LIO‧‧‧局域輸入/輸出線/第一資料線
    ‧‧‧第二資料線
    MC0‧‧‧記憶體單元子陣列
    MC1‧‧‧記憶體單元子陣列
    MC2‧‧‧記憶體單元子陣列
    MC3‧‧‧記憶體單元子陣列
    PDC‧‧‧預充電及解碼電路
    SA0‧‧‧感測放大器
    SA1‧‧‧感測放大器
    SA2‧‧‧感測放大器
    SA3‧‧‧感測放大器
    SA4‧‧‧感測放大器
    SA5‧‧‧感測放大器
    SC‧‧‧感測電路
    T1‧‧‧上拉電晶體
    T2‧‧‧上拉電晶體
    T3‧‧‧下拉電晶體
    T4‧‧‧下拉電晶體
    T5‧‧‧雙閘極電晶體
    T6‧‧‧雙閘極電晶體
    T7‧‧‧等化電晶體
    WL‧‧‧字線
    φ PCH ‧‧‧預充電控制信號/列解碼信號
    ‧‧‧預充電控制信號
    ‧‧‧預充電控制信號
    ΦP‧‧‧上拉第二控制信號
    ΦN‧‧‧下拉第二控制信號
    圖1展示一習知DRAM架構；圖2係展示根據本發明之第一態樣之一感測放大器之一簡圖；圖3展示根據本發明之第一態樣之一感測放大器之一可行實施例；圖4係展示根據本發明之第一態樣之感測放大器之拓撲配置之一簡圖；圖5、圖6及圖7展示操作根據本發明之第一態樣之感測放大器以執行預充電操作、感測操作及解碼操作之方法。
    BL‧‧‧第一位元線
    ‧‧‧參考位元線/第二位元線
    CSL‧‧‧行選擇線/解碼控制信號
    LIO‧‧‧局域輸入/輸出線/第一資料線
    ‧‧‧第二資料線
    PDC‧‧‧預充電及解碼電路
    SC‧‧‧感測電路
    T5‧‧‧雙閘極電晶體
    T6‧‧‧雙閘極電晶體
    φ PCH ‧‧‧預充電控制信號/列解碼信號
    权利要求:
    Claims (15)
    [1] 一種感測放大器，其用於感測及放大儲存於一記憶體單元中之資料，該感測放大器連接於一位元線(BL)與互補於該第一位元線之一參考位元線()之間且包括：一感測電路(SC)，其能夠提供指示儲存於該記憶體單元中之該資料之一輸出；及一預充電及解碼電路(PDC)，其包括一對雙閘極電晶體(T5、T6)，該等雙閘極電晶體用於在一預充電操作期間給該等第一及第二位元線預充電且用於在一讀取操作期間將由該感測電路提供之該輸出轉移至一資料線。
    [2] 如請求項1之感測放大器，其中該預充電及解碼電路之各雙閘極電晶體具有一第一閘極及一第二閘極，該等雙閘極電晶體之該兩個第一閘極由一解碼控制信號控制，且該等雙閘極電晶體之該兩個第二閘極由一預充電控制信號控制。
    [3] 如請求項2之感測放大器，其中各雙閘極電晶體能夠根據由該預充電控制信號控制之該電晶體之該第二閘極之狀態、相對於由該解碼控制信號控制之該電晶體之該第一閘極之狀態而工作於空乏或增強模式中。
    [4] 如請求項3之感測放大器，其中各雙閘極電晶體能夠在該預充電控制信號處於一導通狀態時工作於空乏模式中且能夠在該預充電控制信號處於一斷接狀態時工作於增強模式。
    [5] 如請求項1至4中任一項之感測放大器，其製造於一絕緣半導體基板上，該基板包括因一絕緣層而與一基板分離之一半導體材料薄層，其中該等雙閘極電晶體各包括一第一閘極及一第二閘極，該等閘極之一者為形成於該絕緣層下方之該基板中之一背閘極。
    [6] 如請求項5之感測放大器，其中各雙閘極電晶體之該第二閘極為形成於該絕緣層下方之該基板中之一背閘極。
    [7] 如請求項1至4中任一項之感測放大器，其中各雙閘極電晶體為一鰭型獨立雙閘極電晶體。
    [8] 如請求項1至4中任一項之感測放大器，其中各雙閘極電晶體由並聯配置之兩個單閘極電晶體製成。
    [9] 如請求項1至4中任一項之感測放大器，其中該預充電及解碼電路(PDC)包括單對雙閘極電晶體(T5、T6)。
    [10] 如請求項1至4中任一項之感測放大器，其中各雙閘極電晶體係串聯配置於該位元線及該參考位元線之一者與一第一資料線及一第二資料線之一對應者之間。
    [11] 如請求項10之感測放大器，其製造於一絕緣半導體基板上，該基板包括因一絕緣層而與一基板分離之一半導體材料薄層，其中該感測電路包括配置於該等第一與第二位元線之間之一對交叉耦合反相器，且其中該等交叉耦合反相器包括各具有一第一閘極及一第二閘極之雙閘極電晶體，該等閘極之一者為形成於該絕緣層下方之該基板中之一背閘極。
    [12] 如請求項11之感測放大器，其中該感測電路由該交叉耦合反相器對及另一等化電晶體組成。
    [13] 一種半導體記憶體，其包括配置成列及行之至少一陣列之記憶體單元及如請求項1至12中任一項之至少一感測放大器。
    [14] 如請求項13之半導體記憶體，其中該等雙閘極電晶體之該等第一閘極連接至其上運行該解碼控制信號之一解碼線且該等雙閘極電晶體之該等第二閘極連接至其上運行該預充電控制信號之一預充電線，且其中該解碼線與該預充電線彼此垂直配置，其中例如該解碼線沿該記憶體單元陣列之位元線方向配置且該預充電線沿垂直於該位元線方向之方向配置。
    [15] 一種操作如請求項4之感測放大器之方法，其包括下列步驟：將該預充電控制信號設定為該導通狀態以執行該預充電操作；將該預充電控制信號設定在該斷接狀態且用該感測電路感測儲存於該記憶體單元中之該資料；將該解碼控制信號設定為該高狀態以執行該讀取操作。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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